На головну

Динамічні оперативні запам'ятовуючі пристрої

  1. E. Форма державного устрою
  2. Адміністративно-територіальний устрою регіону
  3. Аналіз спроектованого пристрою на ЕОМ
  4. Архітектура сучасних комп'ютерів. Основні пристрої комп'ютера, їх функції та взаємозв'язок. Магістрально-модульний принцип побудови комп'ютера,
  5. АЕРОДИНАМІЧНІ ТРУБИ
  6. Побутові DVD-пристрої
  7. Бюджетне пристрій в Російській Федерації. Принципи бюджетного устрою

Динамічної пам'яті в обчислювальній машині значно більше, ніж статичної, оскільки саме DRAM використовується в якості основної пам'яті ВМ. Як і SRAM, динамічна пам'ять складається з ядра (масиву ЗЕ) і інтерфейсної логіки (буферних регістрів, підсилювачів читання даних, схеми регенерації і ін.).

На відміну від SRAM адреса осередку DRAM передається в мікросхему за два кроки - спочатку адреса стовпця, а потім рядки, що дозволяє скоротити кількість висновків шини адреси приблизно вдвічі, зменшити розміри корпусу і розмістити на материнській платі більшу кількість мікросхем. Це, зрозуміло, призводить до зниження швидкодії, так як для передачі адреси потрібно вдвічі більше часу. Для вказівки, яка саме частина адреси передається в певний момент, служать два допоміжних сигналу RAS і CAS. При зверненні до комірки пам'яті на шину адреси виставляється адреса рядка. Після стабілізації процесів на шині подається сигнал RAS і адреса записується у внутрішній регістр мікросхеми пам'яті. Потім на шину адреси виставляється адреса стовпця і видається сигнал CAS. Залежно від стану лінії WE проводиться читання даних з комірки або їх запис в осередок (перед записом дані повинні бути поміщені на шину даних). Інтервал між установкою адреси і видачею сигналу RAS (або CAS) обмовляється технічними характеристиками мікросхеми, але зазвичай адреса виставляється в одному такті системної шини, а керуючий сигнал - в наступному. Таким чином, для читання або запису однієї осередки динамічного ОЗУ потрібно п'ять тактів, в яких відбувається відповідно: видача адреси рядка, видача сигналу RAS, видача адреси стовпця, видача сигналу CAS, виконання операції читання / запису (в статичної пам'яті процедура займає лише від двох до трьох тактів).

Мал. 5.10. Класифікація динамічних ОЗУ: а - мікросхеми для основної пам'яті; б - Мікросхеми для відеоадаптерів

Слід також пам'ятати про необхідність регенерації даних. Але поряд з природним розрядом конденсатора ЗЕ з часом до втрати заряду призводить також зчитування даних з DRAM, тому після кожної операції читання дані повинні бути відновлені. Це досягається за рахунок повторної записи тих же даних відразу після читання. При зчитуванні інформації з одного осередку фактично видаються дані відразу всієї обраної рядки, але використовуються тільки ті, які знаходяться в цікавому стовпці, а всі інші ігноруються. Таким чином, операція читання з одного осередку призводить до руйнування даних всього рядка, і їх потрібно відновлювати. Регенерація даних після читання виконується автоматично інтерфейсної логікою мікросхеми, і відбувається це відразу ж після зчитування рядка. Тепер розглянемо різні типи мікросхем динамічної пам'яті, почнемо з системних DRAM, тобто мікросхем, призначених для використання в якості основної пам'яті. На початковому етапі це були мікросхеми асинхронної пам'яті, робота яких не прив'язана жорстко до тактовим імпульсам системної шини.

Асинхронні динамічні ОЗУ. Мікросхеми асинхронних динамічних ОЗУ управляються сигналами RAS і CAS, і їх робота в принципі не пов'язана безпосередньо тактовими імпульсами шини. Асинхронної пам'яті властиві додаткові витрати часу на взаємодію мікросхем пам'яті і контролера. Так, в асинхронної схемою сигнал RAS буде сформований тільки після надходження в контролер тактирующего імпульсу і буде сприйнятий мікросхемою пам'яті через деякий час. Після цього пам'ять видасть дані, але контролер зможе їх вважати тільки по приходу наступного тактового імпульсу, так як він повинен працювати синхронно з іншими пристроями ВМ. Таким чином, протягом циклу читання / запису відбуваються невеликі затримки через очікування пам'яттю контролера і контролером пам'яті.

Мікросхеми DRAM. У перших мікросхемах динамічної пам'яті застосовувався найбільш простий спосіб обміну даними, який часто називають традиційним (conventional). Він дозволяв зчитувати і записувати рядок пам'яті тільки на кожен п'ятий такт (рис. 5.11, а). Етапи такої процедури були описані раніше. Традиційною DRAM відповідає формула 5-5-5-5. Мікросхеми даного типу могли працювати на частотах до 40 МГц і через свою повільність (час доступу становило близько 120 ні) проіснували недовго.

Мікросхеми FPMDRAM. Мікросхеми динамічного ОЗУ, що реалізують режим FPM, також відносяться до ранніх типів DRAM. Сутність режиму була показана раніше. Схема читання для FPM DRAM (рис. 5.11, 6) описується формулою 5-3-3-3 (всього 14 тактів). Застосування схеми швидкого сторінкового доступу дозволило скоротити час доступу до 60 Пам'ятайте, що, з урахуванням можливості працювати на більш високих частотах шини, призвело до збільшення продуктивності пам'яті в порівнянні з традиційною .DRAM приблизно на 70%. Даний тип мікросхем застосовувався в персональних комп'ютерах приблизно до 1994 року.

Мікросхеми EDO DRAM. Наступним етапом у розвитку динамічних ОЗУ стали ІМС з гіперстранічним режимом доступу (НРМ, Hyper Page Mode), більш відомі як EDO (Extended Data Output - розширене час утримання даних на виході). Головна особливість технології - збільшене в порівнянні з FPM DRAM час доступності даних на виході мікросхеми. У мікросхемах FPM DRAM вихідні дані залишаються дійсними лише при активному сигналі CAS, через що в другому і наступних доступи до рядка потрібно три такти: такт перемикання CAS в активний стан, такт зчитування даних і такт перемикання CAS в неактивний стан. У EDO DRAM по активному (спадающему) фронту сигналу CAS дані запам'ятовуються у внутрішньому регістрі, де зберігаються ще деякий час після того, як надійде наступний активний фронт сигналу. Це дозволяє використовувати збережені дані, коли CAS вже переведений в неактивний стан (рис. 5.11, б). Іншими словами, тимчасові параметри поліпшуються за рахунок виключення циклів очікування моменту стабілізації даних на виході мікросхеми.

Схема читання у EDO DRAM вже 5-2-2-2, що на 20% швидше, ніж у FPM. Час доступу складає близько 30-40 ні. Слід зазначити, що максимальна частота системної шини для мікросхем EDO DRAM не повинна була перевищувати 66 МГц.

Мікросхеми BEDO DRAM. Технологія EDO була вдосконалена компанією VIA Technologies. Нова модифікація EDO відома як BEDO (Burst EDO - пакетна EDO). Новизна методу в тому, що при першому зверненні зчитується вся рядок мікросхеми, в яку входять послідовні слова пакета. За послідовної пересиланням слів (перемиканням стовпців) автоматично стежить внутрішній лічильник мікросхеми. Це виключає необхідність видавати адреси для всіх осередків пакета, але вимагає підтримки з боку зовнішньої логіки. Спосіб дозволяє скоротити час зчитування другого і наступних слів ще на один такт (рис. 5.11, г), завдяки чому формула набуває вигляду 5-1-1-1.

Мікросхеми EDRAM. Більш швидка версія DRAM була розроблена підрозділом фірми Ramtron - компанією Enhanced Memory Systems. Технологія реалізована в варіантах FPM, EDO і BEDO. У мікросхеми більш швидке ядро ??і внутрішня кеш-пам'ять. Наявність останньої - головна особливість технології. У ролі кеш-пам'яті виступає статична пам'ять (SRAM) ємністю 2048 біт. Ядро EDRAM має 2048 стовпців, кожен з яких з'єднаний з внутрішньою кеш-пам'яттю. При зверненні до будь-якої осередку одночасно зчитується ціла рядок (2048 біт). Зчитана рядок заноситься в SRAM, причому перенесення інформації в кеш-пам'ять практично не позначається на швидкодії, оскільки відбувається за один такт. При подальших зверненнях до осередків, що належать до тієї ж рядку, дані беруться з більш швидкої кеш-пам'яті. Наступне звернення до ядру відбувається при доступі до скриньці, не розташованої в рядку, що зберігається в кеш-пам'яті мікросхеми.

Технологія найбільш ефективна при послідовному читанні, тобто коли середній час доступу для мікросхеми наближається до значень, характерних для статичної пам'яті (близько 10 нс). Головна складність полягає в несумісності з контролерами, використовуваними при роботі з іншими видами DRAM.

Синхронні динамічні ОЗУ. У синхронних DRAM обмін інформацією синхронізується зовнішніми тактовими сигналами і відбувається в строго певні моменти часу, що дозволяє взяти все від пропускної здатності шини «процесор-пам'ять» і уникнути циклів очікування. Адресна і керуюча інформація фіксуються в ІМС пам'яті. Після чого відповідна реакція мікросхеми відбудеться через чітко визначений число тактових імпульсів, і цей час процесор може використовувати для інших дій, не пов'язаних зі зверненням до пам'яті. У разі синхронної динамічної пам'яті замість тривалості циклу доступу говорять про мінімально допустимому періоді тактової частоти, і мова вже йде про час близько 8-10 ні.

Мікросхеми SDRAM. Абревіатура SDRAM (Synchronous DRAM - синхронна DRAM) використовується для позначення мікросхем «звичайних» синхронних динамічних ОЗУ. Кардинальні відмінності SDRAM від розглянутих вище асинхронних динамічних ОЗУ можна звести до чотирьох положень:

? синхронний метод передачі даних на шину;

? конвеєрний механізм пересилання пакета;

? застосування декількох (двох або чотирьох) внутрішніх банків пам'яті;

? передача частини функцій контролера пам'яті логікою самої мікросхеми.

Синхронність пам'яті дозволяє контролеру пам'яті «знати» моменти готовності даних, за рахунок чого знижуються витрати циклів очікування і пошуку даних. Так як дані з'являються на виході ІМС одночасно з тактовими імпульсами, спрощується взаємодія пам'яті з іншими пристроями ВМ.

На відміну від BEDO конвеєр дозволяє передавати дані пакета по тактам, завдяки чому ОЗУ може працювати безперебійно на більш високих частотах, ніж асинхронні ОЗУ. Переваги конвеєра особливо зростають при передачі довгих пакетів, але не перевищують довжину рядка мікросхеми.

Значний ефект дає розбиття всієї сукупності осередків на незалежні внутрішні масиви (банки). Це дозволяє поєднувати доступ до осередку одного банку з підготовкою до наступної операції в інших банках (перезарядкою керуючих ланцюгів і відновленням інформації). Можливість тримати відкритими одночасно кілька рядків пам'яті (з різних банків) також сприяє підвищенню швидкодії пам'яті. При почерговому доступі до банків частота звернення до кожного з них окремо зменшується пропорційно числу банків і SDRAM може працювати на більш високих частотах. Завдяки вбудованому лічильнику адрес SDRAM, як і BEDO DRAM, дозволяє виробляти читання і запис в пакетному режимі, причому в SDRAM довжина пакета варіюється і в пакетному режимі є можливість читання цілого рядка пам'яті. ІМС може бути охарактеризована формулою 5-1-1-1. Незважаючи на те, що формула для цього типу динамічної пам'яті така ж, що і у BEDO, здатність працювати на більш високих частотах призводить до того, що SDRAM з двома банками при тактовій частоті шини 100 МГц по продуктивності може майже вдвічі перевершувати пам'ять типу BEDO.

Мікросхеми DDR SDRAM. Важливим етапом у подальшому розвитку технології SDRAM стала DDR SDRAM (Double Data Rate SDRAM - SDRAM з подвоєною швидкістю передачі даних). На відміну від SDRAM нова модифікація видає дані в пакетному режимі по обох фронтах імпульсу синхронізації, за рахунок чого пропускна здатність зростає вдвічі. Існує кілька специфікацій DDR SDRAM, в залежності від тактової частоти системної шини: DDR266, DDR333, DDR400, DDR533. Так, пікова пропускна здатність мікросхеми пам'яті специфікації DDR333 становить 2,7 Гбайт / с, а для DDR400 - 3,2 Гбайт / с. DDR SDRAM в даний час є найбільш поширеним типом динамічної пам'яті персональних ВМ.

Мікросхеми RDRAM, DRDRAM. Найбільш очевидні способи підвищення ефективності роботи процесора з пам'яттю - збільшення тактової частоти шини або ширини вибірки (кількості одночасно пересилаються розрядів). На жаль, спроби поєднання обох варіантів наштовхуються на суттєві технічні труднощі (з підвищенням частоти посилюються проблеми електромагнітної сумісності, важче стає забезпечити одночасність надходження споживачу всіх паралельно пересилаються бітів інформації). У більшості синхронних DRAM (SDRAM, DDR) застосовується широка вибірка (64 біта) при обмеженій частоті шини.

Принципово відмінний підхід до побудови DRAM був запропонований компанією Rambus в 1997 році. У ньому акцент зроблено на підвищення тактової частоти до 400 МГц при одночасному зменшенні ширини вибірки до 16 біт. Нова пам'ять відома як RDRAM (Rambus Direct RAM). Існує кілька різновидів цієї технології: Base, Concurrent і Direct. У всіх тактирование ведеться по обох фронтах синхросигналов (як в DDR), завдяки чому результуюча частота становить відповідно 500-600, 600-700 і 800 МГц. Два перші варіанти практично ідентичні, а ось зміни в технології Direct Rambus (DRDRAM) досить значні.

Спочатку зупинимося на принципових моментах технології RDRAM, орієнтуючись в основному на більш сучасний варіант - DRDRAM. Головною відмінністю від інших типів DRAM є оригінальна система обміну даними між ядром і контролером пам'яті, в основі якої лежить так званий «канал Rambus», що застосовує асинхронний блочно-орієнтований протокол. На логічному рівні інформація між контролером і пам'яттю передається пакетами.

Розрізняють три види пакетів: пакети даних, пакети рядків і пакети стовпців. Пакети рядків і стовпців служать для передачі від контролера пам'яті команд управління відповідно лініями рядків і стовпців масиву запам'ятовуючих елементів. Ці команди замінюють звичайну систему управління мікросхемою за допомогою сигналів RAS, CAS, WE і CS.

Мікросхеми SLDRAM. Потенційним конкурентом RDRAM на роль стандарту архітектури пам'яті для майбутніх персональних ВМ виступає новий вид динамічного ОЗУ, розроблений консорціумом виробників ВМ SyncLink Consortium і відомий під абревіатурою SLDRAM. На відміну від RDRAM, технологія якої є власністю компаній Rambus і Intel, даний стандарт - відкритий. На системному рівні технології дуже схожі. Дані і команди від контролера до пам'яті і назад в SLDRAM передаються пакетами по 4 або 8 посилок. Команди, адреса і керуючі сигнали посилаються по односпрямованої 10-розрядної командної шині. Прочитувані і записуються данниепередаются по двобічної 18-розрядної шини даних. Обидві шини працюють на однаковій частоті. Поки що ще ця частота дорівнює 200 МГц, що, завдяки техніці DDR, еквівалентно 400 МГц. Наступні покоління SLDRAM повинні працювати на частотах 400 МГц і вище, тобто забезпечувати ефективну частоту понад 800 МГц.

До одного контролера можна підключити до 8 мікросхем пам'яті. Щоб уникнути запізнювання сигналів від мікросхем, більш віддалених від контролера, тимчасові характеристики для кожної мікросхеми визначаються і заносяться в її керуючий регістр при включенні харчування.

Мікросхеми ESDRAM. Це синхронна версія EDRAM, в якій використовуються ті ж прийоми скорочення часу доступу. Операція записи на відміну від читання відбувається в обхід кеш-пам'яті, що збільшує продуктивність ESDRAM при поновленні читання з рядка, що вже перебуває в кеш-пам'яті. Завдяки наявності в мікросхемі двох банків простої через підготовку до операцій читання / запису зводяться до мінімуму. Недоліки у розглянутій мікросхеми ті ж, що і у EDRAM - ускладнення контролера, так як він повинен враховувати можливість підготовки до читання в кеш-пам'ять нового рядка ядра. Крім того, при довільній послідовності адрес кеш-пам'ять задіюється неефективно.

Мікросхеми CDRAM. Даний тип ОЗУ розроблений в корпорації Mitsubishi, і його можна розглядати як переглянутий варіант ESDRAM, вільний від деяких її недосконалостей. Змінено ємність кеш-пам'яті і принцип розміщення в ній даних. Ємність одного блоку, що розміщується в кеш-пам'ять, зменшена до 128 біт, таким чином, в 16-кілобітовом кеші можна одночасно зберігати копії з 128 ділянок пам'яті, що дозволяє ефективніше використовувати кеш-пам'ять. Заміна першого вміщеного в кеш ділянки пам'яті починається тільки після заповнення останнього (128-го) блоку. Зміні піддалися і засоби доступу. Так, в мікросхемі використовуються роздільні адресні шини для статичного кеша і динамічного ядра. Перенесення даних з динамічного ядра в кеш-пам'ять суміщений з видачею даних на шину, тому часті, але короткі пересилання не знижують продуктивності ІМС при зчитуванні з пам'яті великих обсягів інформації і зрівнюють CDRAM з ESDRAM, а при читанні по вибірковим адресами CDRAM явно виграє. Необхідно, однак, відзначити, що перераховані вище зміни призвели до ще більшого ускладнення контролера пам'яті.



Статичні оперативні запам'ятовувальні пристрої | Постійні запам'ятовуючі пристрої

Конспект лекцій з дісціпііні 1 сторінка | Конспект лекцій з дісціпііні 2 сторінка | Конспект лекцій з дісціпііні 3 сторінка | Конспект лекцій з дісціпііні 4 сторінка | Рівні деталізації структури обчислювальної машини | Еволюція засобів автоматизації обчислень | Концепція машини з зберiгається в пам'ятi | Фон-неймановская архітектура | Структури обчислювальних машин | Структури обчислювальних систем |

© um.co.ua - учбові матеріали та реферати