Головна |
Для розробки принципової схеми цифрового пристрою помножувача позитивних двійкових чисел необхідно попередньо вивчити [1. § 3.3, с. 158, 162-163].
П р и м і р.
Розберемо процес множення двійкових чисел на прикладі множення чисел А = 9 і В = 3, заданих в десятковій системі.
Уявімо числа 9 і 3 в двійковій системі числення і позначимо їх розряди відповідно А4 , Аз, А2, А1 і В4, B3, В2, B1:
9 (10) = 1 0 0 1 (2)
А4 A3 А2 A1 чотири розряду
3 (10) = 0 0 I I (2) або I I (2)
В4 вз В2В1 В2 В1 два розряду
Задано: співмножник А має 4 розряду, В - 2 розряду. Виконаємо множення:
11
1001
1001
Запишемо в прийнятих позначеннях:
- А- В |
співмножники |
1 0 0 1
1 + 1
- I часткове твір - II часткове твір |
1 0 0 1
А4В1 А3В1 А2В1 А1В1
1 0 0 1
- твір |
1 1 0 1 + 1
S4 S3 S2 S1 S0
Твір утворюється як сума першого і другого часткових творів, тут розряди позначені відповідно як розряди суми S4 S3 S2 S1 S0
2. синтез шифратора
2.1. Синтез шифратора У1 сомножителя А слід почати зі складання таблиці істинності, см. [1, табл. 3.5, с. I83].
2.2. Запишіть логічні функції виходів через логічну операцію АБО [1, с. 183], а також через операцію І-НЕ [1, с. 184].
2.3. Побудуйте логічну схему шифратора в базисі І-НЕ [1, с. 182, рис. 3.I8]. Проведіть вибір мікросхеми і всі логічні елементи позначте DD1.1, DD1.2, ... DD2.1, DD2.2 ... см. Рис. 2
DD 3 |
& |
& |
& |
& |
DD4.1 |
DD4.2 |
DD5.1 |
& |
& |
& |
& |
У7 |
У8 |
У9 |
У0 |
DD1.1 |
У0 |
У1У2У3У4У5У6 |
Х1 Х2 Х4 Х8 |
У7 |
У8 |
У9 |
1 0
Малюнок 2 - Логічна схема шифратора в базисі І-НЕ
2.4. Позначте порушені шини на логічній схемі шифратора. Всі входи підключіть через інвертори. Повна принципова схема шифратора займе приблизно одну сторінку.
Виконання п. 2.4 завдання (позначити "порушені" шини) показано на рис.2 і, причому на виході інвертора (У9) - "збуджена" шина передає сигнал "0", який є активним для логічних елементів І-НЕ.
Наведіть перелік використовуваних мікросхем із зазначенням їх типу, кількості і виконуваної функції.
3. Вибір і включення мікросхеми двійкового або двійковій-десяткового лічильника
3.1. Визнач: друге число (множник В) надходить паралельним кодом з виходів лічильника на входу У4 комбінаційної логічної схеми (КЛС) для отримання першого часткового твори. Як лічильника можете використовувати мікросхеми двійкового або двійковій-десяткового лічильника.
Якщо коефіцієнт перерахунку лічильника (цикл) N заданий, то лічильник повинен скидатися в "0" після встановлення в лічильнику числа, рівного N. Наприклад, N = 3, т. Е. В двійковій системі числення 11 (2). Третій імпульс в циклі зробить скидання лічильника в "0", тому виходи лічильника з ваговими коефіцієнтами 1 і 2 слід підключити до входів скидання R.
4. Комбінаційні логічні схеми У3 і У4.
При виконанні множення чисел А і В образ першої часткове твір, представлене розрядами A4 . B1, A3 .B1, A2 . В1, A1 ,B1 при множенні числа А на перший розряд B1 сомножителя В і друге часткове твір, представлене розрядами А4.В2, А3 . В2, А2 , В2 і А1 . В2 при множенні числа А на другий розряд В2 сомножителя В.
Слід реалізувати технічно розряди перерахованих першого і другого часткових творів за допомогою кон'юнктор (логічних елементів "І"), див. Пояснення рис.3.
& |
А1 . В2
& |
А2 . В2
В2
Малюнок 3 - Реалізація розрядів другого часткового твори за допомогою логічних елементів І
4.1. Отримані комбінаційні схеми (У3 і У4), Що формують розряди часткових творів, Вичертите з урахуванням норм ЕСКД, позначте кожен логічний елемент як DDП.1, DDП.2 і т. Д. (П - номер мікросхеми з урахуванням раніше обраних в п. П. 1-3 завдання).
4.2. Це завдання виконується аналогічно п. П. 2.4, див. Рис. 2.
5. Регістр зсуву.
При множенні А на В освіту другого часткового твори можна уявити як множимое А, зрушене вліво на один розряд, см. Приклад на с. 4. Таку функцію зсуву вліво виконує зсувний регістр. Проведіть вибір ІМС чотирирозрядний зсувного регістру. Забезпечте режим зсуву вліво шляхом відповідного включення керуючих входів С1, З2, V1, V2 , См. (5, с. П1-П2].
У регістрі забезпечується два режими роботи "Запис" і "Зрушення". Вибір режиму забезпечується сигналом на вході V2. якщо V2 = I, регістр працює в режимі запису і інформація з входів D0 - D 8 записується в регістр паралельно по зрізу сигналу синхронізації (С2). якщо V2 = 0, проводиться зрушення інформації по зрізу сигналу синхронізації CI. Якщо послідовний вхід інформації V1 не використовується, то і його вхід CI підключається на корпус.
Виходи КЛС другого часткового твори підключіть до інформаційних входів D 1 - D 4 регістра відповідно до структурної схемою рис.1.
6. Суматор чотирьохрозрядний, що виконує додавання часткових творів.
Суматор призначений для виконання операції алгебраїчного додавання двійкових чисел.
6.1. Розряди першого і другого часткового творів підключіть до входів В і А суматора відповідно до структурної схемою рис. 1. Перший розряд суми S0 = A1х х B1 не надходить на вхід суматора, а передається як перший розряд, результату на вхід регістра У7.
Перший розряд A1. B2 другого часткового твори підсумовується з другим розрядом А2 B1 першого часткового твори (див. стор.4) з утворенням суми розряду S1; тут слід зауважити, що друге часткове твір зрушено щодо першого вліво на один розряд. Аналогічно підключаються інші розряди першого і другого часткових творів, див. Рис. 1. Вхід суматора А4 підключіть на корпус, так як п'ятого розряду доданка в наших прикладах немає.
6.2. Значення логічних сигналів 1 і 0 нанесіть на зображення висновків мікросхеми суматора з урахуванням заданих Вам чисел, див. Табл. 1. Виконуйте так само, як в п. П. 2.4.
7. Регістр, що перетворює паралельну форму двійкового числа в послідовну.
Результат - твір А х В, отримане у вигляді суми першого часткового твори зі "зсунутим" на один розряд другим частковим твором, представлений в даній схемі шестирозрядна двійковим числом в паралельній формі Р5 S4 S3 S2 S1 S0, Що знімається з виходів суматора.
У розробляється схемою вихідна інформація передається в лінію в послідовній формі. Така ситуація можлива в мережах ЕОМ при межмашинного обміні інформацією по 1 лінії згідно з протоколом обміну. Протокол обміну - угода, в якому зазначено, що першим передається сигнал управління (стартовий сигнал), другим - сигнал підтвердження з приймального кінця, після другого сигналу передається інформація (6 біт), таким чином, довжина переданого слова інформації - 8 біт (I Байт).
Щоб перетворити паралельну форму подання двійкового числа в послідовну, застосовується регістр паралельно-послідовної дії.
Накресліть УДО восьмирозрядного зсувного регістру. Висновки, за якими передається результат Р5 - S0, Підключіть до інформаційних входів регістра D 0 - D 5, Входи D 6 і D 7, Не використовуються, підключіть їх на корпус. вихід Q5 підключіть до лінії.
7.1 діаграму роботи регістра, що перетворює паралельну форму подання двійкового числа в послідовну під дією шести тактовихімпульсів, розглянемо для прикладу, коли результат дорівнює 101011, див. Рис. 4.
Виконайте побудову діаграми роботи регістра для заданого вам приклад з урахуванням вихідних даних табл. 1 і розрахунків в п. 1.
8. Для креслення повної принципової схеми цифрового пристрою використовуйте норми ЕСКД і вимоги ГОСТ 2.743-82.
8.1. На окремому аркуші, використовуючи табл. 2, приведіть специфікацію із зазначенням вжитих позначень мікросхем DD1 і т. Д.
8.2. Короткий технічний опис роботи схеми приведіть для заданого вам приклад множення двох конкретних чисел, див. П. П. I завдання. Основою для технічного опису є п. П. "Постановка завдання", див. С. 1, кожну позицію якого слід розкрити, докладніше пояснюючи принцип роботи кожного елемента схеми при вирішенні вашого конкретного прикладу, при цьому слід в тексті вказувати номер елемента (наприклад, УЗ) по структурній схемі і його позначення зі складанням таблиць, наприклад, DD5 з його повним технічною назвою. Вкажіть технічні особливості побудови схеми, використовуйте методичні вказівки щодо виконання даної роботи.
1 2 3 4 5 6 |
слово
С
S0 Q0
S1 Q1
S2 Q2 0
S3 Q3
S4 Q4 0
P5 Q5
вихід в
1 + 1 |
0 0
В и х о д н о в и з л про в про
Малюнок 4 - Діаграма роботи регістра
Таблиця 2 - Перелік елементів схеми
позначення | Найменування | кількість | Примітка |
МЕТОДИЧНИЙ ПОСІБНИК | Графічна частина проекту | Підключення семисегментних індикаторів | ДОДАТОК 1 |