Головна

PCI-інтерфейсу і ISA-шини

8 Bit I / O Recovery Time

(Час відновлення для 8-бітних операцій введення / виводу). Параметр вимірюється в системних тактах і визначає, яку затримку система встановлюватиме після видачі запиту на читання / запис пристрою введення / виводу до видачі наступного аналогічного запиту. Тобто мова йде про тимчасову вставці затримки (інтервалу) між послідовними 8-бітними операціями звернення до простору введення / виведення. Не зовсім зрозуміле "час відновлення" - це період гарантованої неактивності певних сигналів ISA-шини. Ще в складі 8-бітної ISA-шини (контакти B13 і B14 відповідно) були сигнали IOWR # (I / O Write) і IORD # (I / O Read), що відповідають за запис в порт і за читання порту введення / виведення. Вже зрозуміло, що час відновлення - це керована користувачем пауза між повторюваними згаданими сигналами.

Ця затримка необхідна, так як цикл читання / запису для пристроїв введення / виведення істотно довший, ніж для пам'яті або інших пристроїв. Тим більше, що в даній опції мова йде про пристрої на ISA-шині, що працює значно повільніше шини PCI, або периферії, і для правильної обробки сигналів введення / виведення потрібно вставляти паузи між послідовними PCI-циклами. Значення цього параметра за замовчуванням дорівнює одному такту (іноді двом), і його слід збільшувати тільки в разі установки в комп'ютер будь-якого повільного 8-бітного пристрою. Може приймати значення від 1 до 8 тактів і "N / A" (Not Available). Якщо в системі ISA-пристрій відсутній, то необхідно встановити "N / A". Воно ж може виявитися оптимальним і для продуктивності системи.

16 Bit I / O Recovery Time

- (Час відновлення для 16-бітових операцій введення / виводу). Все сказане вище вірно і для 16-бітових операцій введення / виводу на ISA-шині, з тією лише різницею, що діапазон можливих значень - від 1 до 4 тактів.

Раніше подібні функції носили назви: "8-bit Recovery Delay","8-bit Recovery Enable","8-Bit Recovery Time", І аналогічно для 16 біт. Досить різноманітні були і пропоновані варіанти параметрів: 0 - 7 (SYSCLKs), 1 - 8," 3.5 SYSCLKs "і" Delay As Below "і ще один ряд - 3T, 4T, 5T, 8T. для 16-бітних пристроїв були можливі варіанти: 1 - 4, "3.5 SYSCLKs" і "Delay As Below", а також 2T - 5T.

Нижче детально розглянута опція "I / O Recovery Time", Трохи застаріла, але представляє безперечний інтерес.

16 Bit ISA I / O Command WS

дана опція використовується для компенсації можливої ??різниці між швидкістю роботи системних пристроїв ПК і його периферії, і, як видно з назви опції, мова йде про 16-бітових операціях введення / виводу. Подібна компенсація необхідна, наприклад, якщо в системі не виділено додатковий час очікування / відповіді пристрою. У такому випадку система може вирішити, що будь-яке невстигаючих відповісти пристрій взагалі не функціонує і перестане давати запити на введення / виведення з цього пристрою. Дану опцію необхідно відключати ( "Disabled") для підвищення швидкодії тільки в разі, коли всі пристрої в такому режимі нормально функціонують, в іншому випадку можлива втрата даних. Природно відключення опції при відсутності в системі ISA-карт розширення.

Опція може називатися "ISA 16-bit I / O Wait States". При цьому з'являється можливість встановити кількість тактів очікування вручну: 0, 1, 2, 3.

16 Bit ISA Mem Command WS

- Дана опція за призначенням аналогічна попередній, з тією лише різницею, що вона дозволяє належним чином співвіднести швидкість роботи пам'яті ISA-пристрої з можливістю системи записувати / читати з цієї пам'яті. Параметр може приймати значення:

"Enabled" - дозволено,

"Disabled" - заборонено.

Опція може називатися "ISA 16-bit Mem Wait States". При цьому з'являється можливість встановити кількість тактів очікування вручну: 0, 1, 2, 3.

Опція може носити і більш загальний характер - "16-bit Memory, I / O Wait State". І оскільки абсолютно ті ж завдання необхідно вирішувати для 8-бітних операцій введення / виводу, то на це спрямована опція"8-bit Memory, I / O Wait State". За допомогою цих опцій кількість тактів очікування також встановлюється вручну.

AT Cycle Wait State

- Після прочитання попередніх опцій дана опція вже не представляє складності. Вставка додаткових тактів очікування в AT-циклах може знадобитися при використанні старих ISA-карт, особливо якщо вони є сусідами з більш швидкими картами розширення. Застаріла опція.

Back to Back I / O Delay

- Установка опції в "Enabled" веде до вставки трьох додаткових AT-тактів в послідовні операції введення / виводу. Застаріла опція.

Bus Request when FIFO is

- Про FIFO-буферів трохи нижче. А ця опція дозволяє відстежувати ступінь заповнювання такого буфера. Якщо шинний FIFO-буфер заповнений на n%, то шина змушена сигналізувати про це. Сама опція дещо незвична, настільки ж нестандартні й її значення: "75% Full", "50% Full".

Якщо не знати про викладене, то про що йде мова в наступній опції? Наведемо "суху" інформацію. опція "Early PCI Bus Request"Має наступні значення:" Disabled "," 2 Bytes Early "," 4 Bytes Early "," 6 Bytes Early ". Вже не так страшно! В даній опції фіксується залишається вільний простір буфера, тобто встановлюється обсяг вільної пам'яті буфера , при досягненні якого видається "request" (запит). Установка в "Disabled" знімає можливість посилки запиту.

Byte Merge Support

- При стандартних операціях читання / запису дані, що направляються від центрального процесора до PCI-шині, можуть утримуватися деякий час в спеціалізованому буфері і накопичуватися там (акумулюватися). Для застосування такої буферизації дана опція повинна бути включена ( "Enabled"). Але мова в даному випадку йде не просто про дозвіл або виконанні якихось дій, мова йде про механізм (алгоритм), який, крім усього іншого, реалізований також у багатьох операціях конвейеризации, наприклад, "PCI Pipeline". Такий механізм називається "Byte merging", або, дослівно, - "байт злиття".

Якщо взяти, наприклад, технічний опис материнської плати на базі чіпсета i430HX, то серед перерахування можливостей даного продукту можна знайти такі пункти:

- Write-Back Merging for PCI to DRAM Writes

- 8-QWord Deep Merging DRAM Write Buffer

Але відразу необхідно зазначити, що не всі чіпсети містять в собі такі буфера "злиття". У більш сучасних системах термін "merging" може бути відсутнім зовсім, а мова може йти тільки про буфери "з відкладеним записом", про попереднє "пакетування", тощо

Повернемося до механізму "злиття". У зазначеному вище буфері 8- або 16-бітові дані "зливаються" до розмірів подвійного слова (dword - double word, або 32 біта). Можливості накопичувати якийсь обсяг даних залежать від розмірів такого буфера, розмір якого може варіюватися. Далі чіпсет направляє дані у внутрішній буфер PCI-шини в найбільш сприятливий момент.

Раніше будь-яке розширення можливостей для передачі потокової інформації призначалося насамперед для підвищення продуктивності трансляції відеоданих. Але потреба в механізмі "byte merging" дещо ширше. Може йтися і про "злиття" послідовних адрес і їх даних в одну "PCI-to-memory" -Операція. А в найменуванні винесеної вище опції якраз і міститься підтримка "byte merging" з боку всієї системи.

Повертаючись до згаданої "PCI-to-memory" -Операції, необхідно відзначити значне підвищення продуктивності із застосуванням "byte merging" для "старих" програмних продуктів, які здійснювали цикли запису в відеопам'ять в вигляді окремих байтів. Але така трансляція, природно, не підтримується всіма PCI-графічними картами. І, тим не менш, установка опції в "Enabled" допустима, якщо при цьому не відбувається погіршення відеоряду.

Опція може носити безліч різних найменувань. "Byte Merging"("Byte Merge") Призначена для системної підтримки,"PCI Write-byte-Merge"(Або"CPU to PCI Byte Merge") - Для підтримки буферизації в ланцюжку" процесор - шина PCI ". Опція"Word Merge"Пропонує щось більше. Мова вже йде про злиття в пакети окремих слів, але як і раніше про трансляцію даних в кадровий буфер.

Про системну підтримку каже і опція "Linear Merge". Але при її включенні" злиття "можуть бути піддані тільки послідовні, т.зв." лінійні "адреси процесора. Це фізичні адреси, починаючи з нульового і закінчуючи максимально можливим для даного типу процесора. Дана опція враховує особливості процесорів Cyrix, і в свого часу була введена в BIOS для підтримки, наприклад, процесорів Cyrix M1 / ??M2.

Наведемо назви ще деяких опцій: "PCI Byte Merging","Write Merging","PCI Single Write Merge","Pipelining With ByteMerge","Write Gathering".

CPU Dynamic-Fast-Cycle

- Опція, що дозволяє прискорити доступ до ISA-шині. Коли центральний процесор ініціює новий шинний цикл, PCI-шина змушена досліджувати "адресність" команд на предмет приналежності інформації одному зі своїх пристроїв. Якщо така належність не визначена, ініціюється ISA-шинний цикл. Коли опція включена ( "Enabled"), доступ до шини ISA прискорюється за рахунок зменшення затримок між видачею процесором оригінальної команди і початком ISA-циклу. Процедурне "спрощення" здійснюється при цьому на рівні "північного" моста чіпсета. Див. Також вище опцію "Fast Decode Enable".

CPU-to-PCI 6 DW FIFO

- Опція включення / відключення спеціального буфера, що дозволяє пристроям звертатися до PCI-шині і зчитувати до 6 подвійних слів (Double Word). Робота з буфером побудована за принципом "першим прийшов - першим пішов" (First Input - First Output). Природно, що буферизация передачі інформації підвищує швидкодію системи, але в такому вигляді ця опція зустрічається вже рідко.

CPU-to-PCI Bridge Retry

- Коли встановлено значення "Enabled", контролер мостової схеми зможе, взявши на себе ініціативу, повторити ініційовані процесором цикли запису в PCI-шину. Але повинні бути дотримані певні умови. При включеному значенні опції функції "Passive Release"І"Delayed Transaction"Повинні бути також включені. При цьому мова йде про т.зв." nonLOCK # "PCI-циклах. Що це таке?

LOCK # (Bus Lock) - це сигнал монополізації управління шиною. При активному стані сигналу під час транзакції блокується доступ до шини інших абонентів. Цей сигнал використовується для захоплення шини задатчиком, що є одним з процедурних моментів режиму "bus-master". Цей сигнал є вихідним для процесорів, активно використовується на PCI-шині для встановлення, обслуговування та звільнення необхідного ресурсу.

Тепер зрозуміло, що "nonLOCK #" PCI-цикли не пов'язані із захопленням шини PCI-пристроєм. В даному випадку задатчиком є ??центральний процесор. Тому можлива ситуація, коли PCI-пристрій не отримало "своєї" інформації, і вона "залежалася" в згадуваному вище буфері відкладеного запису.

Опція може називатися "Host-to-PCI Bridge Retry", А для опції"CPU-to-PCI Bridge Retry"Значеннями можуть бути також" No Retry "і" Retry First ". Останнє також говорить про те, що чіпсет без ініціативи" згори "сам може переслати затримані дані в PCI-шину.

CPU to PCI Burst Memory Write

- Включення даного режиму дозволяє компонувати (ассембліровать) послідовні цикли запису процесора в пакетні (burst) PCI-цикли запису. Іноді можна зустріти в описах термін "інтерпретація циклів читання CPU шиною PCI". Це не зовсім коректно, оскільки мова йде про попередню буферизації даних.

В іншому випадку ( "Disabled") кожен одиночний цикл записи в PCI-шину буде являти собою пов'язану FRAME # -послідовність. Сам процес формування пакетів відбувається у внутрішніх буферах PCI-шини з відкладеним записом, і, що також важливо, без участі процесора. Таких буферів може бути чотири (чіпсет Orion, наприклад, містить якраз 4 таких буфера). При включенні ( "Enabled") даний режим підвищує продуктивність системи, проте можливі і проблеми, якщо в системі встановлені нестандартні PCI-карти (насамперед VGA) або застарілі карти, які не підтримують пакетний обмін даними.

Кілька слів про суть пакетного режиму і підвищенні продуктивності. У звичайному режимі на кожне прочитуване або записується слово видається окремий адресу, в блоковому режимі адреса видається на весь пакет даних, потім без затримок безперервно виконується серія циклів читання / запису, що і робить пакетний режим максимально ефективним.

Опція може носити безліч назв: "CPU Burst Write Assembly","CPU / PCI Burst Mem. Write","CPU to PCI Burst Write","CPU-to-PCI Bursting","CPU-to-PCI Write Bursting","PCI Burst Write Combine","PCI Fast Back to Back Wr","CPU to PCI Read Burst","PCI Read / Write Burs","PCI Read / Write Burst","PCI Write Burst","PCI Write Burs","PCI Bursting","PCI Burst Write","PCI Burst","PCI Burst Write Combining","PCI Dynamic Bursting","Dynamic Bursting","Dynamic PCI Bursting","PCI Streaming".

З наведеного безлічі "схожих" опцій кілька останніх чітко говорять нам про пакетному режимі передачі даних на шині PCI, а це розширює можливості пакетування інформації, зокрема, при обміні даними між пам'яттю і пристроями на шині PCI.

І ще одна опція. "PCI Burst Interrupting". А значення її" Allowed "і" Not Allowed ". Такі незвичайні значення (" дозволити »-« не дозволити ") по суті аналогічні блокування режиму пакетування або його включенню.

І наостанок ще одна і зовсім незвичайна опція - "Max. Burstable Range". Цією опцією встановлюється розмір безперервної пам'яті, що адресується як єдиний пакет з PCI-шини, супроводжуваний при цьому тим же сигналом FRAME # (pin A34). Параметр має два значення:" 0.5Kb "і" 1Kb ".

CPU-to-PCI FIFO Cleaning

- Включення даної опції ( "Enabled") дозволить примусово очищати згаданий вище буфер при порушеннях адресації даних, інших збоях. Застаріла опція.

CPU-to-PCI IDE Posting

- Включення даного режиму дозволяє оптимізувати цикли записи з CPU в інтерфейс PCI IDE шляхом попередньої буферизації. Параметр рекомендується встановлювати в стан "Enabled". Може приймати значення:

"Enabled" - дозволено,

"Disabled" - заборонено.

Опція може носити назву "CPU-to-IDE Posting".

CPU to PCI POST / BURST

- Дані, передані від центрального процесора до PCI-шині, можуть бути Буферізірованний (буфери PCI-шини з відкладеним записом - "posted") і зібрані в пакети, чи ні. Можливі наступні методи:

"POST / CON.BURST" - буферизація і стандартне пакетування,

"POST / Agg.BURST" - буферизація і активне пакетування,

"NONE / NONE" - буферизація і пакетування не встановлені,

"POST / NONE" - буферизація встановлена, пакетування немає.

CPU-to-PCI Read Buffer

- Опція включення / відключення спеціального буфера, що дозволяє пристроям звертатися до PCI-шині і зчитувати до 4-х подвійних слів, не перериваючи при цьому роботу процесора. Процесор може працювати в цей час над іншим завданням, що підвищує загальну продуктивність. Ця опція повинна бути включена обов'язково. У відключеному ж стані буфер не використовуватиметься, і цикли читання процесора не будуть закінчуватися до тих пір, поки шина PCI не подасть сигнал про готовність отримати дані.

CPU-to-PCI Write Buffer

- У включеному стані опції процесор зможе записувати по 4 слова за один такт в буфер записи шини PCI до завершення циклу PCI-шини, тобто цикли запису в PCI-шину буферизується, щоб компенсувати різницю в швидкісних характеристиках між CPU і PCI-шиною. Іноді можна зустріти інформацію, що такий внутрішній буфер чіпсета побудований на мікросхемі 82C586B. При установці параметра в "Disabled" цикли записі не буферизується, і процесор буде перебувати в очікуванні після кожного циклу записи і до тих пір, поки шина PCI не повідомив процесору про свою готовність до прийому даних.

Опція може називатися також просто "CPU to PCI Buffer". У цьому випадку мова йде вже про інтегровану функції з тими ж параметрами: включений буфер / відключений буфер.

CPU-to-PCI Write Latency

- Опція установки часу затримки перед операцією запису даних з процесора в шину (в тактах системної шини). Установка меншого значення дозволяє збільшити продуктивність, однак при цьому можливе збільшення нестабільності роботи системи. Тоді необхідно буде повернутися до більшого значення. Можливий ряд значень: 1T, 2T, 3T.

Опція може називатися також "Latency for CPU to PCI write","CPU-to-PCI Write Delay"Або"CPU-to-PCI Write Waits". Значення останньої опції:" 0T "," 1T ". І мова в ній йде про тактах очікування. Але за змістом (змістом) додати до неї хоч що-небудь важкувато.

CPU-to-PCI Write Posting

зміст цієї опції, природно, виявиться читачеві вже знайомим. Але! У деяких чіпсетах, наприклад, в тому ж наборі Orion, використовуються спеціальні внутрішні буфери читання / запису, які використовуються для того, щоб компенсувати різницю в швидкостях процесора і шини PCI. Коли ця опція включена ( "Enabled"), дані, що записуються з процесора в шину, будуть спочатку Буферізірованний (до 4 подвійних слів) і записуватися тоді, коли процесор буде звільнятися від іншої задачі. У відключеному ж стані ( "Disabled" - за замовчуванням) цикли запису Буферізірованний не будуть, і процесору доведеться весь час чекати закінчення попереднього циклу записи перед початком нового, тобто поки не закінчиться обробка запиту в PCI- шину. Такий режим, звичайно ж, знижує продуктивність.

Опція може носити безліч назв: "CPU-to-PCI Posting","CPU-to-PCI Write Post"," CPU to PCI post memory write ","CPU / PCI Post Mem. Write","PCI Posted Write Buffer","PCI Post Write","CPU-to-PCI Post Writes". Остання опція може також запропонувати варіант з установкою часу затримки:" 3T "," 4T ". Такі ж значення пропонує і опція"PCI Post Write Timing".

Ще конкретніше на тимчасові характеристики вказує опція "CPU / PCI Post Write Delay".

На завершення огляду опція "PPro to PCI Write Posting". Нічого особливого в використанні процесора Pentium Pro немає, тільки бажано дану опцію заборонити, якщо мова йде про серверної системі.

Delayed Transaction

- (Затримана транзакція на PCI). Присутність цього параметра в BIOS означає, що на материнській платі є вбудований 32-бітний буфер із затриманою (іноді кажуть, відкладеної) записом для підтримки подовженого циклу обміну на PCI-шині. Якщо цей параметр дозволений, то доступ до шини PCI дозволений під час доступу до 8-розрядних пристроїв на шині ISA. Це істотно збільшує продуктивність системи, так як цикл такого звернення на ISA-шині займає 50-60 тактів шини PCI. Якщо комп'ютер укомплектований материнською платою, що не підтримує специфікацію PCI 2.1, цей параметр слід заборонити, оскільки дана опція включає режим сумісності зі специфікацією PCI версії 2.1 з одночасним включенням в "північному" мості згаданого вище спеціального буфера. Відключення опції може знадобитися і при використанні будь-якої старої PCI-карти, що не підтримує специфікації PCI 2.1. Може приймати значення:

"Enabled" - дозволено,

"Disabled" - заборонено.

Опція може називатися також "PCI Delayed Transaction","PCI Delay Transaction","Delayed Transaction Optimization"Або"Delayed Transaction Timer"З тими ж значеннями (" включено "/" відключено ").

Опція може називатися і "PIIX4 Delayed Transaction"(Тобто із зазначенням найменування" моста "), але її включення також вимагає підтримки специфікації шини PCI 2.1.

Дуже схожа на попередні, але тільки за назвою, опція "ICH Delayed Transaction". Вона" прийшла "до нас з чіпсетів Intel 810 і пізніших. У цих чіпсетах відсутня звичне більшості наявність конструктивних компонент," північного "і" південного "мостів, присутній нова шина. Але якщо абстрагуватися, то деяка структурна схожість все ж є ! Процесор через шину з'єднується з Graphics Memory Controller Hub. Останній за допомогою інтерфейсу Accelerated Hub підключається до Integrated Controller Hub (ICH). до останнього підключається PCI-шина і вся можлива периферія. Що ж ми бачимо? Звичне місце PCI-шини зайняла прискорена шина з 66 МГц, сама ж PCI-шина зайняла місце "пішла в минуле" ISA-шини. Тепер уже для Accelerated Hub, ICH і периферійних каналів треба вирішувати питання не тільки спільної роботи, але і продуктивної роботи. Тим більше, що такі пристрої як клавіатура, миша, порти, все дисководи приєднуються до інтегрованого контролеру через високопродуктивну кеш-пам'ять. Залишається встановити "Enabled".


 




 CPUID Instruction |  Delay IDE Initial |  Halt On |  LAN Remote Boot |  Option ROM Scan |  Quick Power On Self Test |  Turbo-функції |  Deturbo Mode |  CMOS Memory Size Mismatch, Memory Size Changed, MEMORY SIZE HAS CHANGED SINCE LAST BOOT |  Memory Parity Error at XXXX |

© um.co.ua - учбові матеріали та реферати