загрузка...
загрузка...
На головну

Засувки, тригери.

  1. Електронні вузли на логічних елементах. Тригери.

1.1. засувки

Щоб створити один біт пам'яті, нам потрібна схема, яка якимось чином «запам'ятовує» попередні вхідні значення. Таку схему можна сконструювати з двох вентилів НЕ-АБО, як показано на рис. 3.21, а. Аналогічні схеми можна побудувати з вентилів НЕ-І. Ми не будемо згадувати ці схеми в подальшому, оскільки вони, по суті, ідентичні схемам з вентилями НЕ-АБО.

Схема, зображена на рис. 3.21, а, називається SR-засувкою. У неї є два

входу: S (setting - установка) і R (resetting - скидання). У неї також є два комплементарних (додаткових) виходу: Q і Q. На відміну від комбінаційної схеми, вихідні сигнали засувки не визначаються поточними вхідними сигналами.

Щоб побачити, як це здійснюється, припустимо, що S = 0 і R = 0 (взагалі вони рівні 0 більшу частину часу). Щоб провести доказ, припустимо також, що Q = 0. Так як Q повертається в верхній вентиль НЕ-АБО і обидва входи цього вентиля рівні 0, то його вихід, Q, дорівнює 1. Одиниця повертається в нижній вентиль, у якого в результаті один вхід дорівнює 0, а інший - 1, а на виході виходить Q = 0. Такий стан речей, по крайней мере, обгрунтовано (рис. 3.21, а).

А тепер давайте уявимо, що Q = l, a R і S все ще рівні 0. Верхній вен-

тіль має входи 0 і 1 і вихід Q (тобто 0), який повертається в нижній вентиль. Такий стан речей, зображене на рис. 3.21, б, також обгрунтовано. Положення, коли обидва виходи рівні 0, не має сенсу, оскільки в цьому випадку обидва вентилі мали б на вході два нуля, що призвело б до одиниці на виході, а не до нуля. Точно так само неможливо мати обидва виходи рівних 1, оскільки це призвело б до вхідних сигналів 0 і 1, що викликає на виході 0, ане 1. Наш висновок простий: при R = S = 0 засувка має два стабільних стани, які ми будемо називати 0 і 1 в залежності від Q.

А зараз давайте розглянемо дію вхідних сигналів на стан засувки. Припустимо, що S приймає значення 1, в той час як Q = 0. Тоді вхідні сигнали верхнього вентиля будуть 1 і 0, що призведе до вихідному сигналу Q = 0.

Ця зміна робить обидва входи в нижній вентиль рівними 0 і, отже, вихідний сигнал рівним 1. Таким чином, установка S на значення 1 перемикає стан з 0 на 1. Установка R на значення 1, коли засувка знаходиться в стані 0, не викликається змін , оскільки вихід нижнього вентиля НЕ-АБО дорівнює 0 і для входів 10, і для входів 11.

Використовуючи подібну аргументацію, легко побачити, що установка S на значення 1 при стані засувки 1 (тобто при Q = l) не викликає змін, але установка R на значення 1 призводить до зміни стану засувки. Таким чином, якщо S приймає значення 1, то Q дорівнюватиме 1 незалежно від попереднього стану засувки. Подібним чином перехід R на значення 1 викликає Q = 0. Схема «запам'ятовує», який сигнал був в останній раз: S або R. Використовуючи цю властивість, ми можемо конструювати комп'ютерну пам'ять.

1.2. Синхронні SR-засувки

Часто буває зручно зробити так, щоб засувка змінювала стан тільки в певні моменти. Щоб досягти цієї мети, ми трохи змінили основну схему і отримали синхронну SR-засувку (рис. 3.22).

Ця схема має додатковий синхронізуючий вхід, який зазвичай дорівнює 0. Якщо цей вхід дорівнює 0, то обидва виходи вентилів І рівні 0 незалежно від S і R, і клямка не змінює стан. Коли значення синхронізуючого входу дорівнює 1, дія вентилів І зникає і стан засувки стає залежним від S і R. Для позначення того факту, що синхронізує вхід дорівнює 1 (тобто стан схеми залежить від значень S і R), часто використовується термін стробірованний.

До сих пір ми приховували, що відбувається, якщо S = R = 1. І зі зрозумілих причин: коли і R, і S в кінці кінців повертаються до 0, схема стає недетермінованої. Єдине заможне становище при S = ??R = 1 це Q = Q = 0, але як тільки обидва входи повертаються до 0, засувка повинна перейти в один з двох стабільних станів. Якщо один з входів приймає значення 0 раніше, ніж інший, що залишився в стані 1 «перемагає», тому що коли один з входів дорівнює 1, він управляє станом засувки. Якщо обидва входи переходять до 0 одночасно (що малоймовірно), засувка переходить в одне зі своїх станів навмання.

1.3. Синхронні D-за щілинки

Щоб дозволити невизначеність SR-засувки (невизначеність виникає в разі, якщо S = R = 1), потрібно запобігти появі подібної невизначеності. На рис. 3.23 зображена схема засувки тільки з одним входом D. Так як вхідний сигнал в нижній вентиль І завжди є зворотним кодом вхідного сигналу в верхній вентиль І, ситуація, коли обидва входи рівні 1, ніколи не виникає. Коли D = l і синхронізує вхід дорівнює 1, засувка переходить в стан Q, = l. Коли D = 0 і синхронізує вхід дорівнює 1, засувка переходить в стан Q = 0. Іншими словами, коли синхронизирующий вхід дорівнює 1, поточне значення D відбирається і зберігається в засувці. Така схема, яка називається синхронної D-засувкою, являє собою пам'ять об'ємом 1 біт. Значення, яке було збережено, завжди є на виході Q. Щоб завантажити в пам'ять поточне значення D, потрібно пустити позитивний імпульс по лінії синхронизирующего сигналу.

Така схема вимагає наявності 11 транзисторів. Більш складні схеми можуть

зберігати 1 біт, маючи всього 6 транзисторів. На практиці зазвичай використовуються останні.

1.4. Тригери (flip-flops)

Багато схеми вибирають значення на певній лінії в певний момент часу і запам'ятовують його. У такій схемі, яка називається тригером, перехід стану відбувається не тоді, коли синхронизирующий сигнал дорівнює 1, а під час переходу синхронизирующего сигналу з 0 на 1 (наростаючий фронт) або з 1 на 0 (задній фронт). Отже, довжина синхронизирующего імпульсу не має значення, оскільки переходи відбуваються швидко. Підкреслимо ще раз відмінність між тригером і засувкою. Тригер запускається фронтом сигналу, а засувка запускається рівнем сигналу. Зверніть увагу, що в літературі ці терміни часто плутаються. Багато авторів використовують термін «тригер», коли мова йде про клямці, і навпаки.

Існує кілька підходів до розробки тригерів. Наприклад, якби

існував спосіб генерування дуже короткого імпульсу на наростаючому фронті синхронізуючого сигналу, цей імпульс можна було б подавати в D-засувку. Насправді такий спосіб існує. Відповідна схема показана на рис. 3.24, а.

На перший погляд може здатися, що вихід вентиля І завжди буде нульові

вим, оскільки функція І від будь-якого сигналу з його інверсією дає 0, але насправді ситуація дещо тонша. При проходженні сигналу через інвертор відбувається невелика, але все-таки не нульова затримка. Дана схема працює саме завдяки цій затримці. Припустимо, що ми вимірюємо напруга в чотирьох точках а, b, с і d. Входовий сигнал в точці а являє собою довгий синхронизирующий імпульс (див. Нижній графік на рис. 3.24, б). Сигнал в точці b показаний над ним. Відзначимо, що цей сигнал інвертований і подається з деякою затримкою. Час затримки залежить від типу інвертора і зазвичай становить кілька наносекунд. Сигнал в точці з теж подається з затримкою, але ця затримка обумовлена ??тільки часом проходження сигналу (зі швидкістю світла). Якщо фізична відстань між а і з, наприклад, 20 мікрон, тоді затримка на поширення сигналу становить 0,0001 Пам'ятайте, що, звичайно, мало в порівнянні з часом, який потрібен на проходження сигналу через інвертор. Таким чином, сигнал в точці з практично ідентичний сигналу в точці а.

Коли вхідні сигнали b і з піддаються операції І, в результаті виходить короткий імпульс, довжина якого (Д) дорівнює вентильной затримки інвертора (зазвичай 5 ні і менше). Вихідний сигнал вентиля І - даний імпульс, зрушений через затримку вентиля І (див. Верхній графік на рис. 3 24, б). Цей часовий зсув означає тільки те, що D-засувка активізується з певною затримкою після наростаючого фронту синхронізуючого імпульсу. Він ніяк не впливає на довжину імпульсу. У пам'яті з часом циклу в 50 НЕ імпульс в 5 ні (який повідомляє, коли потрібно вибирати лінію D) досить короткий, і в цьому випадку повна схема може бути такою, яка зображена на рис. 3.25. Слід згадати, що така схема тригера проста для розуміння, але на практиці зазвичай використовуються більш складні тригери.

Стандартні зображення засувок і тригерів показані на рис 3 26 На рис.3 26, а зображена засувка, стан якої завантажується тоді, коли синхронизирующий сигнал СК (від слова clock) дорівнює 1, на противагу клямці, зображеної на рис. 3 26,6, у якій синхронизирующий сигнал зазвичай дорівнює 1, але переходить на 0, щоб завантажити стан з D. На рис. 3.26, віг зображені тригери. Те, що це тригери, а не засувки, показано за допомогою куточка при синхронизирующем вході. Тригер на рис. 3.26, в змінює стан на зростаючому фронті синхронізуючого імпульсу (перехід від 0 до 1), тоді як тригер на рис 3 26, г змінює стан на задньому фронті (перехід від 0 до 1). Багато (хоча не всі) засувки і тригери також мають вихід ? У, а у деяких є два додаткових входу. Set (установка) або Preset (попередня установка) і Reset (скидання) або Clear (очищення). Перший вхід (Set або Preset) встановлює Q = l, а другий (Reset або Clear) - Q = 0.

 



Попередня   6   7   8   9   10   11   12   13   14   15   16   17   18   19   20   21   Наступна

Сучасні багаторівневі машини | Основні принципи розробки сучасних комп'ютерів | Паралелізм на рівні команд | Осередки пам'яті і їх адреси. | Модульне ОЗУ. | Шини інформаційного обміну. | Символьні термінали. | Символьне кодування інформації. | Інтегральні схеми. | комбінаційні схеми |

загрузка...
© um.co.ua - учбові матеріали та реферати