На головну

архітектура комутаторів

  1. Антична архітектура.
  2. Арифметико-логічний пристрій (АЛП). Класифікація АЛУ. Класична архітектура ЕОМ і принципи фон Неймана
  3. архітектура
  4. АРХІТЕКТУРА
  5. АРХІТЕКТУРА
  6. архітектура Bluetooth
  7. Архітектура IEEE 802. MAC і LLC, Різновиди протоколів LLC.

Для прискорення операцій комутації сьогодні у всіх комутаторах використовуються замовлені спеціалізовані БІС - ASIC, які оптимізовані для виконання основних операцій комутації. Часто в одному комутаторі є кілька спеціалізованих ВІС, кожна з яких виконує функціонально закінчену частину операцій. Важливу роль в побудові комутаторів грають також програмовані мікросхеми FPGA (Field-Programmable Gate Array - програмований в умовах експлуатації масив вентилів). Ці мікросхеми можуть виконувати всі функції, які виконують мікросхеми ASIC, але на відміну від останніх ці функції можуть програмуватися і перепрограмувати виробниками комутаторів (і навіть користувачами). Це властивість дозволило різко здешевити процесори портів комутаторів, виконують складні операції, наприклад профілювання трафіку, так як виробник FPGA випускає свої мікросхеми масово, а не на замовлення того чи іншого виробництва обладнання. Крім того, застосування мікросхем FPGA дозволяє виробникам комутаторів оперативно вносити зміни в логіку роботи порту при появі нових стандартів або зміну діючих.

Крім процесорних мікросхем для успішної неблокірующіх роботи комутатора потрібно мати швидкодіючий вузол обміну, призначений для передачі кадрів між процесорними мікросхемами портів.

В даний час в комутаторах вузол обміну будується на основі однієї з трьох схем:

? комутаційна матриця;

? загальна шина;

? колективна Багатовходові пам'ять.

Часто ці три схеми комбінуються в одному комутаторі.

комутаційна матриця забезпечує найбільш простий спосіб взаємодії процесорів портів, і саме цей спосіб був реалізований в першому промисловому комутаторі локальних мереж. Однак реалізація матриці можлива тільки для певного числа портів, причому складність схеми зростає пропорційно квадрату кількості портів комутатора (рис. 13.23).

Мал. 13.23. комутаційна матриця

Більш детальне уявлення одного з можливих варіантів реалізації комутаційної матриці для восьми портів дано на рис. 13.24. Вхідні блоки процесорів портів на підставі перегляду адресної таблиці комутатора визначають за адресою призначення номер вихідного порту. Цю інформацію вони додають до байтам вихідного кадру у вигляді спеціального ярлика - тега. Для даного прикладу тег представляє собою просто 3-розрядний двійковечисло, що відповідає номеру вихідного порту.

Мал. 13.24. Реалізація комутаційної матриці 8 * 8 за допомогою двійкових перемикачів

Матриця складається з трьох рівнів двійкових перемикачів, які з'єднують свій вхід з одним з двох виходів в залежності від значення біта тега. Перемикачі першого рівня управляються перший бітом тега, другого - другим, а третього - третім.

Матриця може бути реалізована і інакше, на підставі комбінаційних схем іншого типу, але її особливістю все одно залишається технологія комутації фізичних каналів. Відомим недоліком цієї технології є відсутність буферизації даних усередині комутаційної матриці - якщо складовою канал неможливо побудувати через зайнятість вихідного порту або проміжного комутаційного елемента, то дані повинні накопичуватися в їх джерелі, в даному випадку - у вхідному блоці порту, який прийняв кадр. Основні переваги таких матриць - висока швидкість комутації і регулярна структура, яку зручно реалізовувати в інтегральних мікросхемах. Зате після реалізації матриці N * N у складі БІС проявляється ще один її недолік - складність нарощування числа комутованих портів.

В комутаторах із загальною шиною процесори портів пов'язують високошвидкісною шиною, використовуваної в режимі поділу часу.

Приклад такої архітектури приведений на рис. 13.25. Щоб шина не блокувала роботу комутатора, її продуктивність повинна дорівнювати, принаймні, сумі продуктивностей всіх портів комутатора. Для модульних комутаторів характерно те, що шляхом вдалого підбору модулів з низькошвидкісними портами можна забезпечити неблокірующій режим роботи, але в той же час деякі поєднання модулів з високошвидкісними портами можуть приводити до структур, у яких вузьким місцем є загальна шина.

Мал. 13.25. Архітектура комутатора з загальною шиною

Кадр повинен передаватися по шині невеликими частинами, по декілька байтів, щоб передача кадрів між портами відбувалася в псевдопараллельном режимі, не вносячи затримок в передачу кадру в цілому. Розмір такої комірки даних визначається виробником комутатора. Деякі виробники вибирають в якості порції даних, які по шині за одну операцію, осередок ATM з її полем даних в 48 байт. Такий підхід полегшує трансляцію протоколів локальних мереж в протокол ATM, якщо комутатор підтримує ці технології. Крім того, невеликий розмір осередку (її формат може бути і фірмовим, так як перенесення даних між портами є суто внутрішньою операцією) зменшує затримки доступу порту до загальної шині.

Вхідний блок процесора поміщає в клітинку, переноситься по шині, тег, в якому вказує номер порту призначення. Кожен вихідний блок процесора порту містить фільтр тегів, який обирає теги, призначені даному порту.

Шина, так само як і комутаційна матриця, не може здійснювати проміжну буферизацію, але оскільки дані кадру розбиваються на невеликі осередки, затримок з початковим очікуванням доступності вихідного порту в такій схемі немає - тут працює принцип комутації пакетів, а не каналів.

Колективна Багатовходові пам'ять являє собою третю базову архітектуру взаємодії портів. Приклад такої архітектури приведений на рис. 13.26.

Мал. 13.26. Архітектура комутаторів з пам'яттю

Вхідні блоки процесорів портів з'єднуються з перемикається входом розділяється пам'яті, а вихідні блоки цих же процесорів - з її перемикається виходом. Перемиканням входу і виходу розділяється пам'яті управляє менеджер черг вихідних портів. У розділяється пам'яті менеджер організує кілька черг даних, по одній для кожного вихідного порту. Вхідні блоки процесорів передають менеджеру портів запити на запис даних в чергу того порту, який відповідає адресі призначення кадру. Менеджер по черзі підключає вхід пам'яті до одного з вхідних блоків процесорів і той переписує частину даних кадру в чергу певного вихідного порту. У міру заповнення черг менеджер виробляє також почергове підключення виходу розділяється пам'яті до вихідних блокам процесорів портів, і дані з черги переписуються у вихідний буфер процесора.

Застосування загальної буферної пам'яті, гнучко розподіленою менеджером між окремими портами, знижує вимоги до розміру буферної пам'яті процесора порту. Однак буферна пам'ять повинна бути досить швидкодіючої для підтримки необхідної швидкості обміну даними між ДЕПОРТ комутатора. Комбіновані комутатори. У кожної з описаних архітектур є свої переваги і недоліки, тому часто в складних комутаторах ці архітектури застосовуються в комбінації один з одним. Приклад такого комбінування приведений на рис. 13.27.

Комутатор складається з модулів з фіксованою кількістю портів (2-12), виконаних на основі спеціалізованої БІС, що реалізує архітектуру комутаційної матриці. Якщо порти, між якими потрібно передати кадр даних, належать одному модулю, то передача кадру здійснюється процесорами модуля на основі наявної в модулі комутаційної матриці. Якщо ж порти належать різним модулям, то процесори спілкуються по загальній шині. У такій архітектурі передача кадрів всередині модуля буде відбуватися швидше, ніж при міжмодульних передачі, так як комутаційна матриця - це найбільш швидке, хоча і найменш масштабований засіб взаємодії портів. Швидкість внутрішньої шини комутаторів може досягати декількох гігабіт на секунду, а у найбільш потужних моделей - до декількох десятків гігабіт на секунду.

Мал. 13.27. Комбінування архітектур комутаційної матриці й загальної шини



Попередня   233   234   235   236   237   238   239   240   241   242   243   244   245   246   247   248   Наступна

Боротьба з перевантаженнями | Наведені цифри щодо комутаторів | Швидкісні версії Ethernet | Історія створення | Фізичні рівні технології Fast Ethernet | Історія створення | проблеми сумісності | Засоби забезпечення діаметру мережі в 200 м на розділяється | Специфікації фізичного середовища стандарту Gigabit Ethernet | Gigabit Ethernet на кручений парі категорії 5 |

© um.co.ua - учбові матеріали та реферати