Головна

Організація внутрішньої пам'яті процесора.

  1. I. Ситуаційний аналіз внутрішньої діяльності.
  2. II. Організація діяльності загальноосвітнього закладу
  3. II.6.2.) Організація і правоздатність корпорацій.
  4. III. 11.1. Загальне поняття про пам'ять
  5. III. 11.2. види пам'яті
  6. III. 11.7. Індивідуальні відмінності пам'яті
  7. VIII. Реорганізація і ліквідація

В архітектурі сучасних ЕОМ став стандартним прийом організації регістрів загального призначення в вигляді СОЗУ з прямою адресацією (адреси регістрів розміщуються в команді). У машинах з коротким словом, що вимушує вдаватися до одноадресна командам, один із загальних регістрів виділяється в якості акумулятора, регістра, в якому знаходиться один з операндів і в який поміщається результат операції. Регістр акумулятора в явному вигляді в команді не адресується, використовується подразумеваемая адресація. В цьому випадку СОЗУ з прямою адресацією складається із сукупності регістрів, пов'язаних із вхідними Х і вихідний Z шинами (див. Рис. 8.2).

Мал. 8.2. СОЗУ з прямою адресацією з одним адресним входом

Дешифратор адреси формує керуючі сигнали 0,1, ..., М, підключають регістр з заданим адресою до шин СОЗУ.

Адреса регістра, до якого здійснюється звернення з метою запису або читання (керуючий Сигнал ЗП / ЧТ) інформації, надходить по шині А. Дешифратор адреси (ДША) формує керуючі сигнали 0,1, ... М, підключають регістр з заданим адресою до шин СОЗУ.

При використанні двоадресного команд типу «регістр - регістр» подібна організація СОЗУ стає неефективною, т. К. За один такт може бути вибрано вміст тільки одного регістра.

Для реалізації таких команд за один такт СОЗУ будується в вигляді сукупності регістрів, з'єднаних з одними вхідними і двома вихідними шинами (див. Рис. 8.3). Адреси регістрів, до яких проводиться звернення з метою читання інформації, надходять по шинам А і В. Адреса регістра для запису інформації надходять по входу В.

Ріс.8.3. СОЗУ з прямою адресацією з двома адресними входами

Двохадресна команда, в якій адресуються два операнда, розташовані в регістрах, і результат операції розміщується по одному з цих адрес [0 ... M].

Дешифратори адрес формують керуючі сигнали, що підключають два регістра до вихідних шинам при читанні і один регістр під час запису.

стекова пам'ять. реалізує безадресне завдання операндів, є ефективним елементом архітектури ЕОМ. Стек являє собою групу послідовно пронумерованих регістрів (апаратний стек) або елементів пам'яті, забезпечених покажчиком стека (зазвичай регістром), в якому автоматично при записі і зчитуванні встановлюється номер (адреса) першої вільної комірки стека (вершина стека). При операції запису занесене в стек слово поміщається в вільну комірку стека, а при зчитуванні з стека витягується останнім яке надійшло в нього слово. Таким чином, в стеку реалізується принцип LIFO «останній прийшов - перший пішов».

Механізм стековой адресації пояснюється на рис.8.4.

Мал. 8.4. Стекова пам'ять.

Передбачається, що область пам'яті для стека знаходиться в сегменті стека, база якого визначається регістром SS - сегментним регістром стека. При додаванні запису в стек спочатку перевіряється, чи містить покажчик стека (ESP) значення, не менша за довжину поміщається в стек записи (2 байта для 16-розрядної і 4 байта для 32-розрядного процесора). Якщо ця умова не задоволено, то генерується особливий випадок порушення стека. Якщо ж ESP містить значення не менш необхідного, проводиться декремент покажчика стека на 2 (4) і операнд зберігається за адресою SS: SP (SS: ESP) в поточному сегменті стека, на який вказує покажчик стека.

(Число 4 - число байт в 32-х розрядному процесорі). При отриманні даних з стека вміст ESP порівнюється з межею SS. Якщо звернення виявляється поза межею, формується особливий випадок порушення стека. Коли звернення виявляється дозволеним, зчитуються дані за адресою SS: [ESP] і здійснюється інкремент ESP на 4. Витягти дані з стека можна в регістр або в ЯП.

У сучасних архітектурах процесорів стек і стековая адресація широко використовується при організації переходів до підпрограм і повернення з них, а також в системах переривання.

Перш ніж приступати до вивчення принципів організації ОП, слід зазначити наступне.

Останнім часом ємність мікросхем динамічної пам'яті учетверяется кожні три роки. Але швидкість цих мікросхем за той же період зростала набагато меншими темпами (приблизно 7% в рік). У той час, як продуктивність процесорів, починаючи з 1987р, збільшувалася на 50% в рік. Таким чином, узгодження продуктивності сучасних процесорів зі швидкістю ОП обчислювальних машин і систем залишається однією з найважливіших проблем. Методи підвищення продуктивності за рахунок збільшення розмірів КЕШ-пам'яті і введення багаторівневої організації КЕШ можуть виявитися недостатньо ефективними з точки зору вартості системи. Тому важливим напрямком сучасних розробок є методи підвищення пропускної здатності пам'яті за рахунок її організації, включаючи спеціальні методи організації динамічних ЗУ.

 



Попередня   41   42   43   44   45   46   47   48   49   50   51   52   53   54   55   56   Наступна

МОВУ мікрооперацій | Опис слів, регістрів і шин | Опис масиву даних і пам'яті. | опис микроопераций | Умовні мікрооператори. | Арифметико-логічний пристрій | структура алу | суматори | Класифікація АЛУ | Методи підвищення швидкодії АЛУ |

© um.co.ua - учбові матеріали та реферати